Chip Scale Package

Chip Scale Package (CSP, engl.; zu deutsch Gehäuse in der Größenordnung des Die) ist ein Chipgehäuse von integrierten Schaltungen, bei dem das Gehäuse maxi…

Chip Scale Package
Zwei WLCSP und ein SOT23 Gehäuse auf einem US$-Penny
Wafer Level Chip Scale Package (WLCSP) mit drei Anschlusspins, 1,0 mm × 0,5 mm

Chip Scale Package (CSP, engl.; zu deutsch Gehäuse in der Größenordnung des Die) ist ein Chipgehäuse von integrierten Schaltungen, bei dem das Gehäuse maximal 20 % mehr Fläche als das Die ausmacht[1], wozu ersichtlich die Anschlüsse für SMD-Bestückung ohne Bonding mit dem Die verbunden werden müssen.[2]

Um die geringe Gehäuse-Grundfläche erreichen zu können, wird entweder die Flip-Chip-Montage (der Die wird nach Metallisierung seiner externen Kontakte umgekehrt auf das Board gelegt) oder die WLCSP-Methode genutzt. Bei der WLCSP-Methode wird zum Schutz des Die unten ein Schutzlack und von oben ein Plastik-Gehäuse aufgebracht.

Das CSP stellt somit eine Fortentwicklung des Ball Grid Array (BGA) dar, was auf Ideen von Mitarbeitern von Fujitsu und Hitachi Cable zurückgeht und erstmals von Mitsubishi Electric realisiert wurde.

Die mechanische Belastbarkeit des CSP ist im Vergleich zum BGA wesentlich geringer, da Kräfte von den Lötstellen direkt auf den Die übertragen werden.[3]

Eine Verkleinerung der Gehäuse ist etwa in der Medizintechnik, zum Beispiel für verschluckbare Diagnose-Geräte, und in der Hochfrequenztechnik für kurze Übertragungswege nützlich.

(WL)CSP Packages können aufgrund des fehlenden Gehäuses anfällig für Lichteinfall sein, was zu unerwünschtem Verhalten des Siliziums aufgrund des inneren photoelektrischen Effektes führen kann. Deshalb bestehen viele Hersteller auf das Auftragen einer opaken Schutzschicht, welche das Licht vom Chip fernhält.[4][5][6]

Einzelnachweise

  1. ↑ J-STD-012. Surface Mount Council, archiviert vom Original am 26. Juni 2016; abgerufen am 26. März 2024 (englisch).
  2. ↑ CSP-Package. ITWissen, abgerufen am 19. September 2013 (englisch).
  3. ↑ Dr. Reza Ghaffarian: Chip Scale Review. NASA, 1999, abgerufen am 25. November 2015 (englisch).
  4. ↑ https://www.ti.com/lit/ug/snva312b/snva312b.pdf
  5. ↑ https://www.silabs.com/documents/public/application-notes/an0878_methods_of_reducing_light_sensitivity_in_csp_packages.pdf
  6. ↑ https://ez.analog.com/power/w/documents/4803/photosensitiv

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