Column Address Strobe Latency
Die Column Address Strobe Latency (englisch, kurz CL oder CAS Latency), auch Speicherlatenz oder kurz Latenz genannt, ist die benötigte Zeit um eine Spalte im Hauptspeicher eines Computers zu adressieren. Das Maß dafür ist die erforderliche Zahl der Taktzyklen, wobei eine niedrigere Zahl die bessere ist. Vor allem bei moderner Hardware kann eine niedrige Speicherlatenz einen Mehrwert in Rechenleistung bieten.
Definition
Die Column Address Strobe Latency (CL) misst die Verzögerung zwischen der Adressierung (Adressierung einer Spalte) in einem DRAM-Baustein und der Bereitstellung der an dieser Adresse gespeicherten Daten. Gemessen werden die erforderlichen Taktzyklen. Die benötigte Zeit ergibt sich aus der Dauer eines Taktzyklus mal die Anzahl der benötigten Taktzyklen.
Die CL gibt an, wie viele Taktzyklen der Speicherbaustein benötigt, um die während des CAS gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen, bzw. das Ergebnis mitteilen kann. Je höher der CL-Wert, desto mehr Taktzyklen werden für die Verarbeitung benötigt, womit auch die davon abhängende Verzögerung größer wird; je niedriger der Wert, desto schneller ist der Speicher-Riegel.
Die beschleunigende Wirkung von geringeren CL-Timings wird jedoch gewöhnlich überschätzt. Sie liegt im Allgemeinen unter 5 % und gilt damit als für den Anwender nicht wahrnehmbar. Trotzdem sind viele Kunden bereit, für derartige Module Aufpreise zu bezahlen. Die enttäuschende Beschleunigungswirkung lässt sich hauptsächlich durch die immer wirksameren und größeren Caches auf den Prozessoren erklären, die bereits ca. 90–95 % aller Zugriffe abfangen.[1] Außerdem ist zu beachten, dass es auch andere Latenzen gibt, die einen Einfluss auf die Performance haben.
Neben CL werden bei Speicherriegeln häufig auch noch die Angaben tRCD, tRP und manchmal auch noch tRAS gemacht, z. B. in der Form CL17-17-17.
Beispiel
Bei einer realen Taktfrequenz von 400 MHz dauert ein Taktzyklus 2,5 ns. Ein Speicher mit DDR2-400 und CL-4 braucht also 4 Taktzyklen mal 2,5 ns = 10 ns, um eine Spalte zu adressieren. Ein CL-5 Speicher braucht 12,5 ns und ein CL-6 Speicher 15 ns. Dazu kommen dann noch zusätzliche Latenzen, beispielsweise zur Zeilenadressierung, zum Refresh, und weitere.
Belege
Weblinks
- CL2 und CL3 im EDV Glossar von computerlexikon.com
- Der Arbeitsspeicher-Workshop bei pc-experience.de
Content Disclaimer
Informasi ini disarikan dari Wikipedia dan disajikan kembali untuk tujuan edukasi. Konten tersedia di bawah lisensi CC BY-SA 3.0. Kami tidak bertanggung jawab atas ketidakakuratan data yang bersumber dari kontribusi publik tersebut.
- The information displayed on this website is sourced in part or in whole from Wikipedia and has been adapted for the purpose of restating it. We strive to provide accurate and relevant information, however:
- There is no guarantee of absolute accuracy. Wikipedia is an open, collaborative project that can be edited by anyone, so information is subject to change.
- It is not intended to constitute professional advice. The content displayed is for informational and educational purposes only. For important decisions (e.g., medical, legal, or financial), please consult a professional.
- Content copyright. Wikipedia is licensed under the Creative Commons Attribution-ShareAlike License (CC BY-SA). This means that content may be reused with appropriate attribution and shared under a similar license.
- Responsible use. Any risk arising from the use of information from this website is entirely the responsibility of the user.